Una filtración masiva de las tablas de microcódigo de las placas base que darán soporte a los próximos procesadores Ryzen 9000X3D ha revelado hoy un cambio estructural profundo en la gestión de frecuencias del silicio. Hasta ahora, en los modelos con caché vertical en 3D, el reloj del bloque de memoria V-Cache estaba sincronizado de forma estricta con la velocidad de los núcleos lógicos del chiplet principal, lo que limitaba el margen de overclocking debido a la fragilidad térmica de las soldaduras microscópicas que unen ambas capas de silicio.La documentación técnica de hoy detalla que AMD ha implementado un diseño de bajo nivel con dominios de reloj independientes para la arquitectura Zen 5 con caché apilada.
Esto significa que el microcódigo de la placa base podrá mantener los núcleos a frecuencias de turbo sostenidas por encima de los 5.4 GHz, mientras que el multiplicador del bloque de la caché L3 vertical operará en un nodo de frecuencia asíncrono y protegido, ajustando su velocidad de forma dinámica según el nivel de fallos de caché que registre el planificador del sistema. Esta separación de frecuencias erradica el gran punto débil de las generaciones X3D anteriores (la pérdida de rendimiento bruto en tareas de computación pura que no dependen del tamaño de la caché), abriendo un debate técnico interesantísimo en el foro sobre la viabilidad de modificar estas frecuencias lógicas de forma manual a través de perfiles avanzados de la BIOS.
Fuente: Wccftech | Hardware, Gaming, and Mobile News